通过为芯片研发设计人员提供IC设计与验证平台,实验室EDA 工具能够实现逻辑编译、化简、分割、综合、优化、布局、布线和仿真,直至对于ASIC的适配编译、逻辑映射和编程下载等。实验室同时配备了ZeBu硬件加速平台、HAPS FPGA原型验证平台和Palladium Z1 硬件仿真加速平台,可通过System Verilog等编程语言实现对硬件的调整与改变,节约芯片开发时间,且在不同的项目开发中可重复使用,实现在ASIC芯片量产前的客户演示。

主要流程及模块对应工具(下图):

a.Z1硬件仿真加速平台:

● 基于处理器架构的计算引擎和 Verification Xccelerator Emulator (VXE) 软件可将编译速度提高 2 倍,更高的性能验证,并灵活的支持新的使用模式
● Virtual Verification Machine (VVM) 支持交互式离线调试
● Cadence Xcelium 仿真器支持hot-swap从软仿真切换到硬仿加速,无需重新编译
● 通过快速、自动、智能的编译器实现快速环境搭建
● 借助全面的 Cadence SpeedBridge Adapter 产品组合和 Accelerated Verification IP,实现快速的系统级环境搭建
● 借助 Cadence Joules RTL Power Solution ,可实现动态功耗分析和验证
● 支持针对USB 和 PCI Express的预认证和配置的 Emulation Development Kit (EDK) 产品组合,实现快速驱动程序开发和设计验证
● 支持覆盖率和metric-driven的验证
● 提供hybrid环境,可对设计和嵌入式仿真平台进行早期的硬件/软件验证,以实现全面的验证和重用方法
● 通过 Cadence Stratus High-Level Synthesis (HLS) 提供高级别综合,使您可以将高级别抽象模型集成到系统验证环境
● 通过面向 SoC 的 Cadence Perspec System Verifier 支持基于案例的验证,从而减少复杂的由覆盖范围驱动的系统级测试开发时间
● 验证仿真能力最高可达3.84亿门

Palladium Z1 XL

b.ZeBu硬件加速平台:能够进行验证加速及软硬件系统验证测试,是业界领先的虚拟接口和混合平台,拥有超高稳定性,能够提供高性能解决方案。ZebuS4作为业界容量最大(12亿门到96亿门)、速度最快的硬件加速器,可以在用于自动驾驶、5G、网络、人工智能、数据中心等领域的SOC上有用武之地。

Zebu能够进行SOC设计验证,并且可以在SOC上快速开发和验证软件。Zebu S4编译快速,用户可以快速地迭代。同时Zebu S4有强大的错误定位能力,帮助用户快速定位硬件与软件的问题。Zebu提供了功耗分析的能力。传统上ASIC工程师通过仿真获得功耗数据,但是很难运行真实应用,另一方面门级仿真很慢,所以这一方法不仅不准而且费时。在Zebu上运行真实应用获取功耗数据,准确率在同一时钟频率下接近芯片测试结果,而耗时不多,大大方便了功耗评估和功耗优化。Zebu S4对芯片的仿真可以大大加速,可以发现仿真中难以发现的问题。
ZeBu Server 4
c.HAPS FPGA原型平台:能够让芯片在流片前使用平台来展现和验证系统的软硬件可行性。HAPS 84的模组扩展能力强:逻辑规模覆盖了2600万门到16亿万门这个区间,可以验证各种大小的ASIC。可以验证单个IP,处理器子系统,也可以验证整个片上系统。平台可以配置单片FPGA,也可以配置多片FPGA。HAPS软件工具帮助客户对大的设计进行分割,放到多块FPGA上。HAPS软件工具方便了从模块IP的原型验证到系统集成验证的迁移,可以缩短这个过程2到3个月。单片FPGA上可以抓取1000个信号,大大方便了错误定位。HAPS与工作站可以连接,从而从仿真环境迁移到原型验证环境,可以集成systemC/TLM。

● 加速软硬件的联合验证
● 支持超大的设计规模
● 提供便利的软件和硬件层面的调试手段
● 非常完备的子卡生态系统

HAPS-80